芯耀辉：差异化IP助力国产厂商解决路径依赖

作为国产IC设计产业链中不可或缺的一环，国产IP授权厂商的不断涌现能够非常有效地提升国产IC设计产业的整体技术实力和行业竞争力。在ICCAD 2024上，5家领先的国产IP授权企业先后亮相，芯原微电子创始人、董事长兼总裁戴伟民，芯来科技创始人胡振波，锐成芯微CEO沈莉，奎芯科技联合创始人唐睿以及芯耀辉副总裁何瑞灵分别带来关于国产IP授权业务发展的介绍，为众多国内IC设计企业提供了开发高性能IC设计的技术底座。

作为一家成立不到五年的IP领军企业，芯耀辉专注于先进半导体IP研发和服务，凭借强大的自主研发能力，成功研发了基于国产全系列先进接口IP的解决方案，涵盖研发、授权、定制、服务及全设计流程，公司提供的全栈式完整IP解决方案，覆盖了最前沿的协议标准，是国家级专精特新“小巨人”企业。芯耀辉副总裁何瑞灵介绍，公司的全套IP产品广泛应用于数据中心、智能汽车、高性能计算、5G、物联网、人工智能、消费电子等领域，是国内少数能提供符合车规工艺的接口IP以及高性能计算行业领先的企业级和消费级高速接口IP的厂商。在全面性方面，芯耀辉不仅提供高性能、低功耗、强兼容的高速接口IP，还配套提供基础IP和控制器IP，帮助SoC客户从内到外提升性能。

在国产先进工艺或者主流先进工艺，芯耀辉拥有了全套接口IP、基础 IP，以及控制器IP的全套解决方案，涵盖了PCIe、SerDes、DDR、HBM、D2D、USB、MIPI、HDMI、SATA、SD/eMMC、Foundation IPs以及Interface IP Controllers等，覆盖当前最前沿的协议标准，更重要的是芯耀辉的这些接口IP都经过了量产和验证的考验。谈到最近IP开发的侧重点，何瑞灵表示公司的研发侧重于HBM3和AI芯片内的高速接口方面，不仅包括既有产品的演化还有新产品的定制开发。芯耀辉的IP产品具有高性能和低功耗的特点。例如，其DDR5/4 PHY IP在相关工艺上超越了全行业最高速率，同时具备优异的性能、功耗和面积（PPA）指标。这种高性能与低功耗的平衡使得芯耀辉的IP产品在高性能计算、数据中心、智能汽车等领域具有显著优势。

随着国内IC设计企业在先进工艺制程方面受到限制，如何助力国内芯片设计企业在制程没有优势的基础上提升芯片性能，或者摒弃技术路径依赖，已成为国内EDA和IP企业面临的全新挑战，尤其对于芯耀辉这样的为高性能芯片提供高速IP的企业。何瑞灵表示芯耀辉这两年致力于IP创新研发，正在逐步适配、适应并尝试去解决这类问题。芯耀辉认为选择Chiplet架构以及用UCIe、先进封装是解决这些问题的一种途径。何瑞灵以在较差工艺上实现更快DDR5速率作为案例，如果可以把DDR5的速率从4800提升到6400，可以在低一级的工艺上实现可以接受的PPA（功耗、性能和面积），这是弥补工艺差的一种新思路。这两年国产客户一个需求就是希望IP协议能帮他们的产品解决在工艺和封装方面无法取得的PPA优势。

在Chiplet接口IP设计方面，芯耀辉设计的接口IP不仅符合UCIe和CCITA等国际标准，还针对特定应用场景进行了优化。例如，对于算力堆叠应用场景，芯耀辉采用了并行接口IP，以满足低延迟和低误码率的要求；对于异构集成应用场景，则采用了串行接口IP，以满足标准化、兼容性、可移植性和生态系统等要求。

芯耀辉提供的D2D解决方案涵盖了D2D接口IP设计、D2D封装设计和D2D测试，在D2D接口IP设计方面，针对并行接口和串行接口分别采用了不同的设计策略。对于并行接口，采用单端并口传输，使用2.5D封装形式，以满足低延迟、高能效、低误码率的要求。对于串行接口，采用差分串口传输，使用2D substrate封装形式，以满足高带宽、较长距传输、较低封装成本的要求。芯耀辉在D2D封装设计方面，提供了多种封装类型选择，包括传统的2D有机基板、先进2.5D封装（RDL Fanout和Silicon Interposer）及3D封装（Hybrid Bonding）。具体选用哪种封装类型，需综合考虑IO数量、IO密度、数据率、成本、复杂度和接口类型等因素。

在先进封装方面，作为UCIe联盟国内的第一批成员，何瑞灵介绍芯耀辉目前提供的UCIe有两种形态，一种是基于先进封装的2.5D和3D封装的，另一种是基于传统基板的。芯耀辉还针对先进封装的复杂性，特别是2.5D以及3D封装，为客户提供封装评估、设计以及供应链相关的全套封装解决方案。这些技术服务能够更好地帮助国内芯片设计企业快速实现芯片设计和各类IP集成，大幅降低高性能芯片设计门槛并缩减客户设计时间。